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题目内容
（请给出正确答案）
A.线性进位选择加法器中的每个全加器单元必须等待输入进位到达才能产生输出进位
B.传输门加法器的进位输出信号的延时大于和信号的延时
C.曼彻斯特进位链加法器的传播延时与位数N成线性关系
D.镜像加法器具有完全对称的NMOS和PMOS链
答案
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第1题
用ROM实现1位全加器，要求容量为______；实现4位并行加法器(含1位进位输入和1位进位输出)，要求容量为______。
第4题
A.串行进位加法器的电路结构简单，工作速度慢。
B.并行进位加法器的速度快，电路结构复杂。
C.串行进位加法器的电路结构简单，工作速度快。
D.并行进位加法器的速度慢，电路结构简单。
第5题
在串行进位的并行加法器中，影响加法器运算速度的关键因素是（）。
A．门电路的级延迟
B．元器件速度
C．进位传递延迟
D．各位加法器速度的不同
第6题
加法器采用先行进位的目的是________。
A．优化加法器的结构
B．节省器材
C．加速传递进位信号
D．增强加法器结构
第7题
利用BCLA加法器和CLA电路设计20位加法器，要求：
1．构建20位单级先行进位加法器：
(1)使用5个四位的BCLA加法器；
(2)使用4个五位的BCLA加法器；
分别画出连接简图(请特别标明进位信号)。比较这两种方法得到的最长进位延迟时间有无区别。
2．构建20位二级先行进位加法器：
(1)使用5个四位的BCLA加法器和1个五位的CLA电路；
(2)使用4个五位的BCLA加法器和1个四位的CLA电路；
分别画出连接简图(请特别标明进位信号)。比较这两种方法得到的最长进位延迟时间有无区别。
第8题
第11题
加法器采用并行进位的目的是（）。
A．增强加法器功能
B．简化加法器设计
C．提高加法器运算速度
D．保证加法器可靠性
