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[主观题]

中规模集成同步4位二进制加法计数器74LS161的功能表如附表所示，要求：将两片74LS161用预置数法构成从0开始的

81进制计数器，画出电路接线图。

CP	bar{CR}bar{LD}	CT_PCT_T	D₀D₁D₂D₃	Q₀ⁿ⁺¹	Q₁ⁿ⁺¹	Q₂ⁿ⁺¹	Q₃ⁿ⁺¹
×	0 ×	× ×	× × × ×	0	0	0	0
↑	1 0	× ×	d₀d₁d₂d₃	d₀	d₁	d₂	d₃
×	1 1	0 ×	× × × ×	保持
×	1 1	× 0	× × × ×	保持
↑	1 1	1 1	× × × ×	4位二进制加法计数器进位输出：CO=CT_TQ₃Q₂Q₁Q₀

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发布时间：2021-07-21

更多“中规模集成同步4位二进制加法计数器74LS161的功能表如附表所示，要求：将两片74LS161用预置数法构成从0开始的”相关的问题

第1题

中规模集成同步4位二进制加法计数器74LS161的功能表如下表所示，要求： CP bar{CR} bar{LD} CTP

中规模集成同步4位二进制加法计数器74LS161的功能表如下表所示，要求：

CPbar{CR}bar{LD}CT_PCT_TD₀D₁D₂D₃Q₀ⁿ⁺¹Q₁ⁿ⁺¹Q₂ⁿ⁺¹Q₃ⁿ⁺¹×0 ×× ×× × × ×0 0 0 0↑1 0× ×d₀d₁d₂d₃d₀d₁d₂d₃×1 10 ×× × × ×保持×1 1× 0× × × ×保持↑1 11 1× × × ×4位二进制加法计数器

进位输出：CO=CT_TQ₃Q₂Q₁Q₀

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第2题

试用集成4位二进制加法计数器74LS161构成十一进制计数器。（1)用反馈复位法实现。（2)用反馈置数法实现。

试用集成4位二进制加法计数器74LS161构成十二进制计数器。

(1)用反馈复位法实现。

(2)用反馈置数法实现。

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第3题

74LS161是同步4位二进制加法计数器，试分析图7－55中的电路是几进制计数器，并画出其状态图。

74LS161是同步4位二进制加法计数器，试分析图7-55中的电路是几进制计数器，并画出其状态图。

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第4题

中规模集成同步4位二进制加法计数器74LS161的功能表如下表所示，其简化逻辑符号如题八图所示，要求：

bar{CR}bar{LD}CT_PCT_TCPD₀D₁D₂D₃Q₀ⁿ⁺¹Q₁ⁿ⁺¹Q₂ⁿ⁺¹Q₃ⁿ⁺¹0

1

1

1

1

×

0

1

1

1

× ×

× ×

1 1

0 ×

× 0

×

↑

↑

×

×

××××

d₀d₁d₂d₃

××××

××××

××××

0 0 0 0

d₀d₁d₂d₃

4位二进制加法计数器

保持

保持

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第5题

画出用4位二进制计数器74LS161按异步清零法实现下列进制计数器的电路图。

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第6题

用4位二进制加法计数器74161构成的计数器电路如图所示，则对该计数器应用电路功能描述正确的是（）。

A.余3码编码的十进制加法计数器

B.循环码编码的九进制加法计数器

C.余3码编码的三进制加法计数器

D.循环码编码的二进制加法计数器

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第7题

4位二进制加法计数器设计实验要求用原理图输入设计法或Verilog HDL文本输入设计法设计4位二进制加法计

4位二进制加法计数器设计

实验要求

用原理图输入设计法或Verilog HDL文本输入设计法设计4位二进制加法计数器电路，建立4位二进制加法计数器的实验模式。通过电路仿真和硬件验证，进一步了解4位二进制加法计数器的功能和特性。

设计原理

4位二进制加法计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；CLRN是复位输入端，低电平有效；Q[3..0]是计数器的状态输出端；COUT是进位输出端。

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第8题

试用74LS161型同步二进制计数器接成十二进制计数器：（1)用清零法；（2)用置数法。

试用74LS161型同步二进制计数器接成十二进制计数器：(1)用清零法；(2)用置数法。

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第9题

试用4位同步二进制计数器74LS161接成十二进制计数器，标出输入、输出端，可以附加必要的门电路。

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