请输入或粘贴题目内容
搜题
拍照、语音搜题，请扫码下载APP
题目内容
（请给出正确答案）
用PAL16R4设计一个4位二进制可控计数器。要求在控制信号M1M0=11时作加法计数；在M1M0=10时为预置数状态(时钟信号到达时将输入数据D3D2D1D0并行置入4个触发器中)；M1M0=01时为保持状态(时钟信号到达时所有触发器保持状态不变)；M1M0=00时为复位状态(时钟信号到达时所有的触发器同对被置1)。此外，还应给出进位输出信号。PAL16R4的电路图见图8.5.1。
答案
更多“用PAL16R4设计一个4位二进制可控计数器。要求在控制信号M1M0=11时作加法计数；在M1M0=10时为预置数状态（时钟”相关的问题
第1题
A、在时钟信号作用时，触发器的输出状态随输入信号的变化发生多次翻转。
B、触发器的输出状态取决于输入信号。
C、触发器的输出状态取决于时钟信号和输入信号。
D、总是使输出改变状态。
第3题
择。说明设计过程，画出逻辑图。
以上设计可以使用外加的逻辑门。
下表是十进制中规模计数器的功能表。
计数器还有进位输出F端，当加计数剑1001状态时产生进位负脉冲输出。
计数器的逻辑符号如图所示。
第4题
图13.11(a)所示是用JK触发器组成的双相时钟电路。若CP端加上时钟脉冲信号，在输出端可得到相位互相错开的时钟信号A和B，试画出Q，
和A，B的波形，假设触发器的初始状态为0。
第7题
(1)具有并行置数功能。并行数据输入为P0，P1，P2，P3，控制信号为。当
时并行置数；当
时计数。
(2)具有加/减计数功能。控制信号为，当
且
时为加计数；当
且
时为减计数。
(3)具有并行输出Q0，Q1，Q2，Q3。
(4)具有进位输出C和借位输出B。
第9题
设计一个时序电路，只有在连续两个或两个以上时钟作用期间，两个输入信号X1和X0一致时，输出信号才是1，其余情况输出为0。
