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[主观题]

逻辑分析题 4位同步二进制计数器74161的功能表如表所示，Q3为高位输出，C为与时钟同步的进位输出，进入1111状

逻辑分析题

4位同步二进制计数器74161的功能表如表所示，Q₃为高位输出，C为与时钟同步的进位输出，进入1111状态且ENT=1时，由C端输出一个周期的正脉冲。

CP	R_{bar{D}}	bar{LD}	ENP	ENT	Q₃	Q₂	Q₁	Q₀
varphi	0	varphi	varphi	varphi	0	0	0	0
↑	1	0	varphi	varphi	D₃	D₂	D₁	D₀
varphi	1	1	0	1	保持
varphi	1	1	varphi	0	保持(但C=0)
↑	1	1	1	1	加法计数

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发布时间：2021-07-21

更多“逻辑分析题 4位同步二进制计数器74161的功能表如表所示，Q3为高位输出，C为与时钟同步的进位输出，进入1111状”相关的问题

第1题

CT4193是2～16进制可预置同步可逆计数器。其逻辑符号如图所示。CT4193具有双时钟CP＋、CP－。加法计数时，从CP＋输入

CT4193是2～16进制可预置同步可逆计数器。其逻辑符号如图所示。CT4193具有双时钟CP+、CP-。加法计数时，从CP+输入计数脉冲，CP-=1；减法计数时，从CP一输入计数脉冲，CP+=1。CR是清零端，正脉冲有效，LD是预置端，低电平有效。C0为进位输出端，B0为借位输出端，它们都输出负脉冲。

试用CT4193，采用异步预置法组成十进制减法计数器。

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第2题

集成4位二进制计数器CT74161的逻辑符号如图所示，其功能表如表所示，触发器输出低位到高位的次序是Q0至Q3，输

集成4位二进制计数器CT74161的逻辑符号如图所示，其功能表如表所示，触发器输出低位到高位的次序是Q₀至Q₃，输出C=ETQ₃Q₂Q₁Q₀。试用一片CT74161采用输出C预置法实现十二进制计数器，画出电路连接图。

CT74161的功能表

bar{R}_{D}bar{LD}EPETCP功能0

↑

复位

预置

保持

计数

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第3题

74LS192型同步十进制可逆计数器的功能表和逻辑符号分别如表21.3和图 21.16所示。所谓可逆，就是能进行加法计

数和减法计数。(1)说明表中各项的意义；(2)试用两片74LS192型计数器构成百进制计数器。先将各片接成十进制加法计数工作状态，而后连接两片。图中分别为进位和借位输出端。

表21.3

输入

输出

R_D

overline{LD}

CP₊

CP_-

A₃A₂A₁A₀

Q₃Q₂Q₁Q₀

↑

d₃d₂d₁d₀

加法计数

↑

减法计数

保持

0　　0　　0　　0

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第4题

4位二进制加法计数器设计实验要求用原理图输入设计法或Verilog HDL文本输入设计法设计4位二进制加法计

4位二进制加法计数器设计

实验要求

用原理图输入设计法或Verilog HDL文本输入设计法设计4位二进制加法计数器电路，建立4位二进制加法计数器的实验模式。通过电路仿真和硬件验证，进一步了解4位二进制加法计数器的功能和特性。

设计原理

4位二进制加法计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；CLRN是复位输入端，低电平有效；Q[3..0]是计数器的状态输出端；COUT是进位输出端。

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第5题

中规模集成同步4位二进制加法计数器74LS161的功能表如下表所示，要求： CP bar{CR} bar{LD} CTP

中规模集成同步4位二进制加法计数器74LS161的功能表如下表所示，要求：

CPbar{CR}bar{LD}CT_PCT_TD₀D₁D₂D₃Q₀ⁿ⁺¹Q₁ⁿ⁺¹Q₂ⁿ⁺¹Q₃ⁿ⁺¹×0 ×× ×× × × ×0 0 0 0↑1 0× ×d₀d₁d₂d₃d₀d₁d₂d₃×1 10 ×× × × ×保持×1 1× 0× × × ×保持↑1 11 1× × × ×4位二进制加法计数器

进位输出：CO=CT_TQ₃Q₂Q₁Q₀

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第6题

用D触发器设计一个同步加法计数器，M为进位控制端，当M=1时为三进制计数器，当M=0时为四进制计数器，C为进位输

出端。

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第7题

用PAL16R4设计一个4位二进制可控计数器。要求在控制信号M1M0=11时作加法计数；在M1M0=10时为预置数状态（时钟

用PAL16R4设计一个4位二进制可控计数器。要求在控制信号M₁M₀=11时作加法计数；在M₁M₀=10时为预置数状态(时钟信号到达时将输入数据D₃D₂D₁D₀并行置入4个触发器中)；M₁M₀=01时为保持状态(时钟信号到达时所有触发器保持状态不变)；M₁M₀=00时为复位状态(时钟信号到达时所有的触发器同对被置1)。此外，还应给出进位输出信号。PAL16R4的电路图见图8.5.1。

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第8题

由4位比较器74LS85和4位二进制计数器74161构成的定时电路，如图7．2．1所示。Z为输出端，设比较器的输

入端A3A2A1A0接固定电平1001；计数器的数据输入端D3D2D1D0=0010。 (1)一个Z脉冲周期内包含多少个CP脉冲周期？ (2)若将

试求一个Z脉冲周期内应包含多少个CP脉冲周期。

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第9题

中规模时序电路分析设计 74LS192是十进制计数器，计数的编码采用8421码，计数循环是0000～1001，74LS192是采用

中规模时序电路分析设计

74LS192是十进制计数器，计数的编码采用8421码，计数循环是0000～1001，74LS192是采用双时钟方式的可逆计数器。是进位输出，加法计数进入状态1001后产生一个周期宽度的负脉冲输出。借位输出是，减法计数进入状态0000后产生一个周期宽度的负脉冲输出。如图为74LS192构成的计数器，74LS1l92功能表如表所示。解答如下问题：

74LS192的逻辑功能表

CKUPCKDWbar{LOAD}CLRDCBAQ_DQ_CQ_BQ_Avarphivarphivarphi1varphivarphivarphivarphi0000varphivarphi00dcbadcba↑110varphivarphivarphivarphi加计数1↑10varphivarphivarphivarphi减计数1110varphivarphivarphivarphi保持原状态