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[主观题]
用ISP技术设计一个可控计数器.当控制信号X=0时,为8421码十进制计数器;当X=1时,为4位二进制计数器.用VHDL语言写出设计源文件.
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第1题
用一片如图A1-4所示的4位二进制加法计数器74161和必要的逻辑门电路设计一个可控计数器，要求当控制信号M=1时，实现七进制计数器；而当控制信号M=0时，实现十三进制计数器。画出所设计的可控计数器的逻辑电路。
第2题
可控计数器,当控制信号C,A等于1和控制信号C,A等于0时,分别实现几进制计数器.
(2)用74161实现91进制计数器.
第3题
设计一个可控进制计数器，当控制输入M=0时为七进制计数，当M=1时为十三进制计数。 (1)试用MSI计数器设计该可控计数器。 (2)用VHDL语言设计该可控计数器。
第4题
用PAL16R4设计一个4位二进制可控计数器。要求在控制信号M1M0=11时作加法计数；在M1M0=10时为预置数状态(时钟信号到达时将输入数据D3D2D1D0并行置入4个触发器中)；M1M0=01时为保持状态(时钟信号到达时所有触发器保持状态不变)；M1M0=00时为复位状态(时钟信号到达时所有的触发器同对被置1)。此外，还应给出进位输出信号。PAL16R4的电路图见图8.5.1。
第5题
用PAL16R6设计一个4位二进制计数器，要求：
(1)具有并行置数功能。并行数据输入为P0，P1，P2，P3，控制信号为
(2)具有加/减计数功能。控制信号为
(3)具有并行输出Q0，Q1，Q2，Q3。
(4)具有进位输出C和借位输出B。
第7题
择。说明设计过程，画出逻辑图。
以上设计可以使用外加的逻辑门。
下表是十进制中规模计数器的功能表。
| RESET | bar{LOAD} | CLK | QDQCQBQA |
| 1 | 1 | φ | 复位全0状态 |
| φ | 0 | ↑ | 预置 |
| φ | 1 | ↑ | 加计数 |
计数器还有进位输出F端，当加计数剑1001状态时产生进位负脉冲输出。
计数器的逻辑符号如图所示。
第8题
用同步时序电路设计一模6 的可逆计数器，当控制端X为1时，计数器做减法计数，当X为0时，计数器做加法计数(触发器用JK触发器)。
第11题
实现N=24进制计数器。画出所设计的可控计数器的逻辑电路。
