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[主观题]

集成4位二进制加法计数器的连接图如图所示，是预置控制端；A，B，C，D是预置数据输入端；Q3Q2Q1Q0是触发器的输出

集成4位二进制加法计数器的连接图如图所示，是预置控制端；A，B，C，D是预置数据输入端；Q3Q2Q1

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发布时间：2021-07-21

更多“集成4位二进制加法计数器的连接图如图所示，是预置控制端；A，B，C，D是预置数据输入端；Q3Q2Q1Q0是触发器的输出”相关的问题

第1题

4位二进制加法计数器设计实验要求用原理图输入设计法或Verilog HDL文本输入设计法设计4位二进制加法计

4位二进制加法计数器设计

实验要求

用原理图输入设计法或Verilog HDL文本输入设计法设计4位二进制加法计数器电路，建立4位二进制加法计数器的实验模式。通过电路仿真和硬件验证，进一步了解4位二进制加法计数器的功能和特性。

设计原理

4位二进制加法计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；CLRN是复位输入端，低电平有效；Q[3..0]是计数器的状态输出端；COUT是进位输出端。

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第2题

用计数器的输出去控制预置端，使计数和预置交替进行改变计数器的模值：试求出图中各计数器的模值和状态转换表

。(计数器为4位二进制计数器，预置为同步预置)

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第3题

CT4193是2～16进制可预置同步可逆计数器。其逻辑符号如图所示。CT4193具有双时钟CP＋、CP－。加法计数时，从CP＋输入

CT4193是2～16进制可预置同步可逆计数器。其逻辑符号如图所示。CT4193具有双时钟CP+、CP-。加法计数时，从CP+输入计数脉冲，CP-=1；减法计数时，从CP一输入计数脉冲，CP+=1。CR是清零端，正脉冲有效，LD是预置端，低电平有效。C0为进位输出端，B0为借位输出端，它们都输出负脉冲。

试用CT4193，采用异步预置法组成十进制减法计数器。

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第4题

集成4位二进制计数器CT74161的逻辑符号如图所示，其功能表如表所示，触发器输出低位到高位的次序是Q0至Q3，输

集成4位二进制计数器CT74161的逻辑符号如图所示，其功能表如表所示，触发器输出低位到高位的次序是Q₀至Q₃，输出C=ETQ₃Q₂Q₁Q₀。试用一片CT74161采用输出C预置法实现十二进制计数器，画出电路连接图。

CT74161的功能表

bar{R}_{D}bar{LD}EPETCP功能0

↑

复位

预置

保持

计数

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第5题

题图所示是由主从型JK触发器组成的4位二进制加法计数器。试改变级间的连接方法，画出也是由该触发器组成的4位

二进制减法计数器。并列出其状态表。在工作之前先清零，使各个触发器的输出端Q₀～Q₃均为“0”。

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第6题

选用上升沿触发的触发器做的4位二进制同步加法计数器和选用下降沿触发的触发器做的4位二进制同步加法计数器的时序图是不一样的。（)

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第7题

用PAL16R4设计一个4位二进制可控计数器。要求在控制信号M1M0=11时作加法计数；在M1M0=10时为预置数状态（时钟

用PAL16R4设计一个4位二进制可控计数器。要求在控制信号M₁M₀=11时作加法计数；在M₁M₀=10时为预置数状态(时钟信号到达时将输入数据D₃D₂D₁D₀并行置入4个触发器中)；M₁M₀=01时为保持状态(时钟信号到达时所有触发器保持状态不变)；M₁M₀=00时为复位状态(时钟信号到达时所有的触发器同对被置1)。此外，还应给出进位输出信号。PAL16R4的电路图见图8.5.1。

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第8题

图21.3.1（在教材中)是由主从型JK触发器组成的四位二进制加法计数器。试改变级间的连接方法，画出也是由该触发

图21.3.1(在教材中)是由主从型JK触发器组成的四位二进制加法计数器。试改变级间的连接方法，画出也是由该触发器组成的四位二进制减法计数器，并列出其状态表。在工作之前先清零，使各个触发器的输出端Q₀～Q₃均为0。(参照例21.3.1)

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第9题

选用上升沿触发的触发器做的4位二进制同步加法计数器和选用下降沿触发的触发器做的4位二进制同步加法计数器的状态转换图是不一样的。（)

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